VictorVG2
| Редактировать | Цитировать | Сообщить модератору
Подробнее...
sunxuj
В принципе для современных ЦП Intel они примерно равнозначны, но с одной стороны лучше иметь меньшую паразитную входную ёмкость (односторонние модули), с другой у двухсторонних меньшие эффективные внутренние задержки т.к. параллельно работает больше матриц (любой модуль памяти это трёхмерная структура из нескольких независимых матриц памяти адресуемых по строкам и столбцам, обычно выбираемых старшими разрядами адреса столбца - это связано с довольно большим временем цикла отдельной динамической ячейки памяти (порядка 90 - 150 нс) что ограничивает быстродействие динамического ОЗУ, а при распараллеливании запросов каждая ячейка хранящая информацию в виде заряда на входной ёмкости затвора полевого транзистора работает со своим временем цикла и общее быстродействие массива динамической памяти приближается к быстродействию статического ОЗУ построенного на триггерах (минимум два логических элемента (ЛЭ) 2И-НЕ|2ИЛИ-НЕ на RS-триггер, а в ячейке их используется несколько).
Быстродействие статического ОЗУ (SRAM) определяется временем переключения ЛЭ (для кремния 0,07 - 0,1 нс, быстрее только арсенид галлия (GaAs), а там напряжение питание и логические уровни ниже нуля и вдобавок инверсные, так что нужен преобразователь уровней и инвертор для согласования логики что усложняет и удорожает схему, зато быстродействие ячейки для промышленных GaAs микросхем (~ 1990-й год) Gigabit Logic 12G014 256Kx4 GaAs SRAM составляет 1,85 нс. Немного больше чем 100 - 200 нс для DRAM.
Да и регенерация заряда в ячейке статическому ОЗУ не нужна - у триггера как элемента памяти есть только два устойчивых состояния 1 (ДА) и 0 (НЕТ) которые он сохраняет после снятия управляющих сигналов до выключения питания схемы, а в DRAM нужно периодически регенерировать заряд ячейки или она потеряет информацию.
Потому управление SRAM проще - адресная шина, сигналы ЧТЕНИЕ, ЗАПИСЬ, синхронизация, шина данных, возможна реализация линии RESET, а в DRAM ещё нужен интервальный счётчик считающий время регенерации и схема управления ей, отдельная шина регенерации и плюс к тому более сложная схема чтения-записи синхронизируемая с блоком регенерации.
Правда в DRAM один транзистор на ячейку, а в SRAM их минимум два (RS-триггер, TTL/ p-/n-MOS или I2L схемотехника, для CMOS/ECL минимум четыре), а часто и несколько десятков. И каждый транзистор потребляет мощность порядка 100 - 200 нВт, так что вот вам и причина нагрева микросхемы. [/more] |
Отправлено: 19:13 13-12-2015 | Исправлено: VictorVG2, 19:36 13-12-2015 |
|
